initial commit
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b9a0dc034b
Binary file not shown.
@ -0,0 +1,2 @@
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(kicad_pcb (version 20221018) (generator pcbnew)
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)
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@ -0,0 +1,77 @@
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{
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||||||
|
"board": {
|
||||||
|
"active_layer": 0,
|
||||||
|
"active_layer_preset": "",
|
||||||
|
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|
||||||
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"hidden_netclasses": [],
|
||||||
|
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|
||||||
|
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|
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|
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|
||||||
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|
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|
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|
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|
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|
||||||
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|
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|
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"selection_filter": {
|
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|
||||||
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|
||||||
|
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|
||||||
|
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|
||||||
|
"lockedItems": false,
|
||||||
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"otherItems": true,
|
||||||
|
"pads": true,
|
||||||
|
"text": true,
|
||||||
|
"tracks": true,
|
||||||
|
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|
||||||
|
"zones": true
|
||||||
|
},
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||||||
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"visible_items": [
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||||||
|
0,
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1,
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2,
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3,
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4,
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5,
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8,
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9,
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10,
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11,
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12,
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13,
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15,
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16,
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17,
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18,
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19,
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20,
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21,
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22,
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23,
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24,
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25,
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26,
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27,
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28,
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29,
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30,
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32,
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33,
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34,
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35,
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36,
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39,
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|
40
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|
],
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||||||
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"visible_layers": "fffffff_ffffffff",
|
||||||
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"zone_display_mode": 0
|
||||||
|
},
|
||||||
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"meta": {
|
||||||
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"filename": "ledib.kicad_prl",
|
||||||
|
"version": 3
|
||||||
|
},
|
||||||
|
"project": {
|
||||||
|
"files": []
|
||||||
|
}
|
||||||
|
}
|
@ -0,0 +1,332 @@
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|||||||
|
{
|
||||||
|
"board": {
|
||||||
|
"3dviewports": [],
|
||||||
|
"design_settings": {
|
||||||
|
"defaults": {
|
||||||
|
"board_outline_line_width": 0.1,
|
||||||
|
"copper_line_width": 0.2,
|
||||||
|
"copper_text_size_h": 1.5,
|
||||||
|
"copper_text_size_v": 1.5,
|
||||||
|
"copper_text_thickness": 0.3,
|
||||||
|
"other_line_width": 0.15,
|
||||||
|
"silk_line_width": 0.15,
|
||||||
|
"silk_text_size_h": 1.0,
|
||||||
|
"silk_text_size_v": 1.0,
|
||||||
|
"silk_text_thickness": 0.15
|
||||||
|
},
|
||||||
|
"diff_pair_dimensions": [],
|
||||||
|
"drc_exclusions": [],
|
||||||
|
"rules": {
|
||||||
|
"min_copper_edge_clearance": 0.0,
|
||||||
|
"solder_mask_clearance": 0.0,
|
||||||
|
"solder_mask_min_width": 0.0
|
||||||
|
},
|
||||||
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"track_widths": [],
|
||||||
|
"via_dimensions": []
|
||||||
|
},
|
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"layer_presets": [],
|
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|
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|
},
|
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"boards": [],
|
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"cvpcb": {
|
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"equivalence_files": []
|
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|
},
|
||||||
|
"erc": {
|
||||||
|
"erc_exclusions": [],
|
||||||
|
"meta": {
|
||||||
|
"version": 0
|
||||||
|
},
|
||||||
|
"pin_map": [
|
||||||
|
[
|
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0,
|
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|
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|
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0,
|
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0,
|
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|
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0,
|
||||||
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0,
|
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0,
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||||||
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0,
|
||||||
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2
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||||||
|
],
|
||||||
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[
|
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0,
|
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2,
|
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|
0,
|
||||||
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1,
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0,
|
||||||
|
0,
|
||||||
|
1,
|
||||||
|
0,
|
||||||
|
2,
|
||||||
|
2,
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||||||
|
2,
|
||||||
|
2
|
||||||
|
],
|
||||||
|
[
|
||||||
|
0,
|
||||||
|
0,
|
||||||
|
0,
|
||||||
|
0,
|
||||||
|
0,
|
||||||
|
0,
|
||||||
|
1,
|
||||||
|
0,
|
||||||
|
1,
|
||||||
|
0,
|
||||||
|
1,
|
||||||
|
2
|
||||||
|
],
|
||||||
|
[
|
||||||
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0,
|
||||||
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1,
|
||||||
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0,
|
||||||
|
0,
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||||||
|
0,
|
||||||
|
0,
|
||||||
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1,
|
||||||
|
1,
|
||||||
|
2,
|
||||||
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1,
|
||||||
|
1,
|
||||||
|
2
|
||||||
|
],
|
||||||
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[
|
||||||
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|
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0,
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|
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|
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0,
|
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1,
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0,
|
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0,
|
||||||
|
0,
|
||||||
|
0,
|
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2
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],
|
||||||
|
[
|
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0,
|
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0,
|
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0,
|
||||||
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0,
|
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0,
|
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0,
|
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0,
|
||||||
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0,
|
||||||
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0,
|
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0,
|
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0,
|
||||||
|
2
|
||||||
|
],
|
||||||
|
[
|
||||||
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1,
|
||||||
|
1,
|
||||||
|
1,
|
||||||
|
1,
|
||||||
|
1,
|
||||||
|
0,
|
||||||
|
1,
|
||||||
|
1,
|
||||||
|
1,
|
||||||
|
1,
|
||||||
|
1,
|
||||||
|
2
|
||||||
|
],
|
||||||
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[
|
||||||
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0,
|
||||||
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0,
|
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0,
|
||||||
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|
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0,
|
||||||
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1,
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0,
|
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|
0,
|
||||||
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0,
|
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|
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2
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],
|
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[
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0,
|
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2,
|
||||||
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1,
|
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2,
|
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0,
|
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0,
|
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1,
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0,
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2,
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2,
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|
2
|
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],
|
||||||
|
[
|
||||||
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0,
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2,
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0,
|
||||||
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1,
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0,
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0,
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2
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],
|
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[
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0,
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2,
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1,
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1,
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0,
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1,
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0,
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0,
|
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2
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],
|
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[
|
||||||
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2,
|
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2,
|
||||||
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2,
|
||||||
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2,
|
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2,
|
||||||
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2,
|
||||||
|
2,
|
||||||
|
2,
|
||||||
|
2,
|
||||||
|
2,
|
||||||
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2,
|
||||||
|
2
|
||||||
|
]
|
||||||
|
],
|
||||||
|
"rule_severities": {
|
||||||
|
"bus_definition_conflict": "error",
|
||||||
|
"bus_entry_needed": "error",
|
||||||
|
"bus_to_bus_conflict": "error",
|
||||||
|
"bus_to_net_conflict": "error",
|
||||||
|
"conflicting_netclasses": "error",
|
||||||
|
"different_unit_footprint": "error",
|
||||||
|
"different_unit_net": "error",
|
||||||
|
"duplicate_reference": "error",
|
||||||
|
"duplicate_sheet_names": "error",
|
||||||
|
"endpoint_off_grid": "warning",
|
||||||
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"extra_units": "error",
|
||||||
|
"global_label_dangling": "warning",
|
||||||
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|
||||||
|
"label_dangling": "error",
|
||||||
|
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|
||||||
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"missing_bidi_pin": "warning",
|
||||||
|
"missing_input_pin": "warning",
|
||||||
|
"missing_power_pin": "error",
|
||||||
|
"missing_unit": "warning",
|
||||||
|
"multiple_net_names": "warning",
|
||||||
|
"net_not_bus_member": "warning",
|
||||||
|
"no_connect_connected": "warning",
|
||||||
|
"no_connect_dangling": "warning",
|
||||||
|
"pin_not_connected": "error",
|
||||||
|
"pin_not_driven": "error",
|
||||||
|
"pin_to_pin": "warning",
|
||||||
|
"power_pin_not_driven": "error",
|
||||||
|
"similar_labels": "warning",
|
||||||
|
"simulation_model_issue": "ignore",
|
||||||
|
"unannotated": "error",
|
||||||
|
"unit_value_mismatch": "error",
|
||||||
|
"unresolved_variable": "error",
|
||||||
|
"wire_dangling": "error"
|
||||||
|
}
|
||||||
|
},
|
||||||
|
"libraries": {
|
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"pinned_footprint_libs": [],
|
||||||
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"pinned_symbol_libs": []
|
||||||
|
},
|
||||||
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"meta": {
|
||||||
|
"filename": "ledib.kicad_pro",
|
||||||
|
"version": 1
|
||||||
|
},
|
||||||
|
"net_settings": {
|
||||||
|
"classes": [
|
||||||
|
{
|
||||||
|
"bus_width": 12,
|
||||||
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"clearance": 0.2,
|
||||||
|
"diff_pair_gap": 0.25,
|
||||||
|
"diff_pair_via_gap": 0.25,
|
||||||
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"diff_pair_width": 0.2,
|
||||||
|
"line_style": 0,
|
||||||
|
"microvia_diameter": 0.3,
|
||||||
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"microvia_drill": 0.1,
|
||||||
|
"name": "Default",
|
||||||
|
"pcb_color": "rgba(0, 0, 0, 0.000)",
|
||||||
|
"schematic_color": "rgba(0, 0, 0, 0.000)",
|
||||||
|
"track_width": 0.25,
|
||||||
|
"via_diameter": 0.8,
|
||||||
|
"via_drill": 0.4,
|
||||||
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"wire_width": 6
|
||||||
|
}
|
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|
],
|
||||||
|
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|
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|
"version": 3
|
||||||
|
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|
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|
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"netclass_assignments": null,
|
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|
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"pcbnew": {
|
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"last_paths": {
|
||||||
|
"gencad": "",
|
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|
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|
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|
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"step": "",
|
||||||
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"vrml": ""
|
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|
},
|
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|
"page_layout_descr_file": ""
|
||||||
|
},
|
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"schematic": {
|
||||||
|
"annotate_start_num": 0,
|
||||||
|
"drawing": {
|
||||||
|
"dashed_lines_dash_length_ratio": 12.0,
|
||||||
|
"dashed_lines_gap_length_ratio": 3.0,
|
||||||
|
"default_line_thickness": 6.0,
|
||||||
|
"default_text_size": 50.0,
|
||||||
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"field_names": [],
|
||||||
|
"intersheets_ref_own_page": false,
|
||||||
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"intersheets_ref_prefix": "",
|
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|
"intersheets_ref_short": false,
|
||||||
|
"intersheets_ref_show": false,
|
||||||
|
"intersheets_ref_suffix": "",
|
||||||
|
"junction_size_choice": 3,
|
||||||
|
"label_size_ratio": 0.375,
|
||||||
|
"pin_symbol_size": 25.0,
|
||||||
|
"text_offset_ratio": 0.15
|
||||||
|
},
|
||||||
|
"legacy_lib_dir": "",
|
||||||
|
"legacy_lib_list": [],
|
||||||
|
"meta": {
|
||||||
|
"version": 1
|
||||||
|
},
|
||||||
|
"net_format_name": "",
|
||||||
|
"page_layout_descr_file": "",
|
||||||
|
"plot_directory": "",
|
||||||
|
"spice_current_sheet_as_root": false,
|
||||||
|
"spice_external_command": "spice \"%I\"",
|
||||||
|
"spice_model_current_sheet_as_root": true,
|
||||||
|
"spice_save_all_currents": false,
|
||||||
|
"spice_save_all_voltages": false,
|
||||||
|
"subpart_first_id": 65,
|
||||||
|
"subpart_id_separator": 0
|
||||||
|
},
|
||||||
|
"sheets": [
|
||||||
|
[
|
||||||
|
"e39e0e45-9748-41c0-950a-102d41dced73",
|
||||||
|
""
|
||||||
|
]
|
||||||
|
],
|
||||||
|
"text_variables": {}
|
||||||
|
}
|
File diff suppressed because it is too large
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